FinFET开辟电子技术新疆界

FinFET技术是电子业界的新一代先进技术，是一种新型的多重闸极3D电晶体，提供更显着的功耗和效能优势，远胜过传统平面型电晶体。Intel已经在22nm上使用了称为「三闸极(tri-gate)」的FinFET技术，同时许多晶圆厂也正在准备16奈米或14奈米的FinFET制程。虽然这项技术具有巨大的优势，但也带来了一些新的设计挑战，需要整个半导体设计生态系统的广泛研发和深层协作，才能够成功。

FinFET就是场效应电晶体(FET)，名字的由来是因为电晶体的闸极环绕包裹着电晶体的高架通道，或称为「鳍」。与平面电晶体相比，这种方法能够更妥善地控制电流，并同时降低漏电和动态功耗。与28奈米制程相比，16奈米/14奈米FinFET制程可以提高40-50％效能，或减少50％功耗。有些晶圆厂会直接在16奈米/14奈米上采用FinFET技术，有些晶圆厂为了更容易转移到FinFET技术，会让高层金属维持在20nm。

那么20奈米的平面型电晶体还有市场价值吗？这是一个好问题，在2013年初，20nm的平面型电晶体制程将会全面投入生产，而16奈米/14奈米FinFET量产还需要一到两年时间。还有许多关于FinFET成本和良率的未知变数。但是随着时间的推移，尤其是伴随着新一代行动消费电子设备的发展，我们有理由更加期待FinFET技术。

FinFET设计挑战

和其他新技术一样，FinFET也引起了一些设计挑战，对客制/类比设计人员而言尤其显着。其中之一称为「宽度量化」，因为FinFET元件最好是作为常规结构放置在一个网格上。标准单元设计人员可以更改平面电晶体的宽度，但是不能改变鳍的高度或宽度，所以提高驱动器强度的最佳做法就是增加鳍的数量。增加个数必须为整数-?你不能添加四分之三的鳍。

另一个挑战来自3D技术本身，因为3D意味着必须萃取和建模更多的电阻（R）和电容（C）寄生。设计人员不能再只是为电晶体的长度和宽度建模，电晶体内的Rs和Cs，包括本地互连，鳍和闸极，对于预测电晶体的行为都是至关重要的。还有一个问题是层电阻。

20奈米制程在第一层金属(M1)下增加了一个局部互连层，其电阻分布是不均匀的，并且取决于通道所放置的位置。另外，上金属层和下金属层的电阻率差异可能会达到百倍以上。

还有一些挑战不是来自于FinFET本身，而是来自16nm及14nm上更小的几何尺寸。一个是双重曝光(double?patterning)，这是20nm及以下制程继续沿用既有的193nm曝光设备，而必须采用的技术。需要额外的光罩，搭配标色分解的制程，在不同的光罩上实现布局特性。布局依赖效应（LDE）的发生是因为布局物件放置在靠近其他单元或装置时，会影响其时序和功耗。而且随着几何尺寸的缩小，电迁移（Electromigration）变得更显着。

EDA的重要角色

如前所述，上述问题主要影响客制/类比设计。如果数位设计人员能够利用自动化，具备FinFET意识的工具和支援FinFET的单元库，将可发现，单元具备更好的功耗和效能。但是，数位设计人员也会发现新的和更复杂的设计规则、双重曝光着色的要求和更严格的单元和脚位限制。最后，有些SoC设计人员还会被要求来设计和验证数百万闸道的晶片。设计人员必须在更高的抽象层次上工作，并且大量重复利用晶片IP。

EDA业界在研发上花费了大量的钱，以解决先进制程上的设计挑战-?事实上，我们预期，EDA业界在20奈米、16奈米和14奈米的总研发费用可能高达12亿美元到16亿美金。从FinFET观点而言，例如，萃取工具必须强化，以便处理Rs和Cs，更妥善地预测电晶体效能。这些Rs和Cs不能等待晶片成型后分析–?必须在设计周期尽早进行，所以电路设计人员和布局设计人员必须改变作法密切协作。

每项实体设计工具都必须能够处理几百条为了16nm/14nm?FinFET技术而新生的设计规则。包括布局、绕线、最佳化、萃取和实体验证。也必须利用这些工具进行单元库的最佳化。所以一个完善整合的先进制程解决方案将使客制/类比和数位设计变得更容易。

EDA供应商也是垂直协作当中不可或缺的一环，包括晶圆代工厂和IP供应商。来自EDA和IP开发人员的回馈会影响制程发展，然后反过来要求新的工具和IP。例如，2012年，Cadence、ARM和IBM间三方合作产生了第一个14nm?FinFET测试晶片。

16nm/14nm?FinFET技术将是一个Niche技术，或者成为IC设计的主流？历史证明，每当创新出现，人们就会勾勒如何加以利用以实现新的、而且往往是意想不到的价值。FinFET技术将开启电脑、通信和所有类型消费电子产品的大跃进时代。这就是为什么Cadence公司坚信FinFET技术将为电子业界开创全新纪元，这也是为什么我们致力于为整个业界推动这项技术。

郑玲红医生

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